LAPTOP SIN VIDEO QUE MEDIR? 

SRSMRST #

Cuando Power, Bios, Ec están bien, el RSMRST # irá bien. En la otra palabra, este pin va a Bajo solo cuando el sistema se restablece. Si BIOSdata es un error, RSMRST # no irá a HI.

Cuando SIO (EC) obtiene + V_RTC

thecrystal funcionará.

1. RTC tiene que ser oscilante (32.768 KHz).

2. RTCRST # tiene que ser alto.

3. RSMRST # tiene que estar inactivo (alto).

4. PWRBTN # tiene un disparador.

5. LOW_BAT # tiene que estar inactivo (alto).

Si este 5 está presente, entonces EC recibirá SLP_S3 # / SLP_S5 de ICH / PCH, en el antiguo ICH o en alguna circuitería deferente SLP_S3 y SLP_S5 generarán directamente desde ICH, o ambos EC y PCH también tendrán esta señal.

Cuando All + V? S / + V? las potencias están listas, PWR_GOOD se vinculará a alto para encender las potencias de la CPU (+ VCCP y + VCC_CORE)

B / PCH Power good ---> SB / PCH pwr_btn ---> PCH RUN

SUSB # de PCH toSIO levanta la señal SLP_S3 # La señal se usa para apagar / encender a través del transistor de puerta lógica o IC

SUSC # de PCH a SIO levantan la señal SLP_S5 # La señal se usa para apagar / encender a través del transistor de puerta lógica o IC

ICH / SB, MCH & CPU Signal Checking

IMVP_PWRGD => CLK_ENABLE # => RESET_OUT # => ICH_PWRGD => PLTRST # => PCI_RST => H_PWRGOOD

CPU genera el primer ciclo para leer el código de BIOS

CPU bus DMI LPC SPI

CPU ===> GMCH ===> ICH ===> SIO ===> BIOS

CPU MASTER POWER

VR_ON Habilitar ---> + VCCORE 08VS a 1,5VS

Memoria + VTT y + V1.5VS (DDR3) está bien, el PGOOD VTT_PWRGD jala alto a la CPU primero que ICH atará H_PWRGD a alto, luego NB atará CPURST # para reiniciar la CPU.

Reloj de cristal Oscilator RESUMEN DEL RELOJ

(1) 32.768 KHz a SIO Requerido + V_RTC y a ICH (chipset) también Requerido + V_RTC

(2) 49.152 MHz a (controlador de audio) Obligatorio + V3S

(3) 27 MHz a chip gráfico (controlador de video) Obligatorio + V3S

(4) 14.318 MHz a (generador de reloj) Obligatorio + V3S

Asegúrese de que el cristal esté oscilando para EC (SIO), SB / ICH / PCH y VGA o no se publicará

Generador de reloj

Elemental requerido

1) Potencia: + V3S

(2) Cristal: 14.318MHz

(3) Control: PCISTOP #, CPUSTOP # _ es HI

Cuando + VCC_CORE esté listo, CLKEN # se pondrá en alto para habilitar el generador de reloj y encender todo el reloj.

PCI_STOP # y CPU_STOP # deben latir alto, de lo contrario algunos relojes se apagarán.

Salida de reloj -> SIO (EC) -> PCH / SB -> NB -> CPU

LPC_Frame -> La señal de salida SB es alta

Nota La señal alta se puede identificar midiendo 3.3V disponible

PWRBTN#The Power Button signal (PWRBTN#)

PLTRST# / PCIRST# Usage ModelThe EP80579 asserts the platform reset signaL